Обяснение на пакетирането CoWoS: CoWoS-S срещу CoWoS-R срещу CoWoS-L, HBM, производство и AI чипове
2026-08-03 2501

CoWoS, или Chip-on-Wafer-on-Substrate, свързва логични чипове, чиплети и памет с висока честотна лента в един голям пакет. Той предоставя кратки, плътни връзки, които поддържат бърз трансфер на данни между изчисленията и паметта. CoWoS-S използва голям силициев междинен слой за плътно маршрутизиране на голяма площ. CoWoS-R замества целия силициев междинен слой с многослойен RDL, докато CoWoS-L комбинира маршрутизация RDL с малки силициеви интерконекти само там, където са необходими много фини връзки. Всяка версия предлага различен баланс между плътност на маршрутизация, размер на пакета, употреба на силиций, разходи и сложност на производството.

Каталог

Какво е пакетирането CoWoS и как работи?

CoWoS, или Chip-on-Wafer-on-Substrate, е усъвършенствана технология за пакетирането, която поставя един или повече логични чипове и стекове с памет с висока честотна лента (HBM) близо един до друг в един и същи пакет. Тя се използва широко за AI ускорители, процесори за високопроизводителни изчисления, мрежови чипове и други системи, изискващи висока честотна лента на паметта и бърза комуникация между чиповете.

Вместо да изпраща сигнали между отделни пакети чрез дълги трасета на PCB, CoWoS използва силициев междинен слой, междинен слой за пре разпределение или локален силициев интерконект, за да създаде плътни електрически връзки между логичния чип и HBM. Тези по-кратки връзки поддържат по-широки интерфейси на паметта, по-ниска латентност на комуникацията и по-ниска консумация на енергия при свързване.

Структурата на интерконекта се свързва надолу към субстрата на пакета. Субстрата разпределя захранване и земя, носи външни входни и изходни сигнали и свързва цялото строителство на CoWoS с PCB на системата.

Основният път на данни от процесора до паметта е:

HBM ↔ междинен слой, RDL или LSI ↔ логичен чип

Свързването на пакета със системата следва отделен път:

Логичен чип и структура на интерконекта → субстрат на пакета → PCB

Как са свързани логичните чипове, HBM и субстратът на пакета

Логичният чип извършва основната изчислителна работа, докато стековете HBM предоставят памет с висок капацитет чрез хиляди близко разположени сигнални връзки. В зависимост от архитектурата CoWoS, комуникацията между тях се маршрутизира чрез целия силициев междинен слой, голям RDL междинен слой или локални силициеви интерконекти, поставени само там, където е необходимо много плътно маршрутизиране.

Субстратът на пакета свързва пакета CoWoS с PCB и носи захранване, земя, контролни сигнали и външно I/O.

Пакет Елемент	Основна Функция	Основна Употреба на CoWoS
Логичен чип	Извършва AI, HPC, мрежови или общо изчислително обработване	Всички архитектури CoWoS
Стек HBM	Осигурява високо-капацитетна, високо-пропускателна памет близо до процесора	Пакети AI и HPC
Силициев интерпозитор	Осигурява плътна маршрутизация през широка активна площ	Главно CoWoS-S
RDL интерпозитор	Осигурява маршрутизация на сигнал и електрическа мощност на по-широка площ без пълен силициев интерпозитор	CoWoS-R и CoWoS-L
Локален силициев интерконект	Осигурява маршрутизация на ниво силиций на избрани плътни интерфейси	CoWoS-L
Подложка на пакета	Свързва сборката CoWoS с системната електрическа мощност, земя, I/O и PCB	Всички архитектури CoWoS

Защо CoWoS се използва за AI, HPC и HBM?

Фигура 2. AI Процесор с множество HBM стека

AI ускорители и HPC процесори трябва да прехвърлят големи количества данни между изчислителните чипове и паметта. HBM осигурява тази пропускна способност чрез много широк интерфейс, но изисква хиляди близко разположени връзки. CoWoS поставя HBM стековете до логичния чип и използва плътна маршрутизация на ниво пакет, за да поддържа тези връзки кратки.

Тази подредба помага да се намали закъснението на сигнала, загубата на електрическа мощност в междинните връзки и трудността на маршрутизацията, която би се появила, ако процесорът и паметта бяха поставени в отделни пакети. Освен това позволява на няколко HBM стека да работят паралелно, предоставяйки на процесора много по-висока пропускна способност на паметта от конвенционалните външни връзки за памет.

CoWoS е също полезен, когато дизайна включва големи логични чипове, множество чиплета или няколко HBM стека. Конвенционалният пакет може да не осигури достатъчна плътност на маршрутизацията или полезна площ на пакета за тези компоненти. CoWoS създава по-голяма интеграционна платформа, докато поддържа фини връзки между чиповете.

В практическите системи, CoWoS се избира когато процесорът изисква много висока пропускна способност на паметта, няколко HBM стека близо до изчислителния чип, кратки и широки връзки между чиповете, поддръжка на големи чипове или множество чиплета и по-ниска електрическа мощност на междинната свързаност в сравнение с маршрутизацията между пакетите.

Основната полза не е просто да се поставят повече чипове в един пакет. CoWoS осигурява плътна структура на междинната свързаност, необходима за поддържане на мощните AI и HPC процесори постоянно снабдени с данни.

CoWoS-S спрямо CoWoS-R спрямо CoWoS-L

Фигура 3. CoWoS-S спрямо CoWoS-R спрямо CoWoS-L

CoWoS-S, CoWoS-R и CoWoS-L използват различни структури на междинната свързаност, за да свържат логични чипове, HBM стекове и подложката на пакета. Основната разлика е в това колко силиций се използва и къде е поставена най-високата плътност на маршрутизацията.

Фактор за сравнение	CoWoS-S	CoWoS-R	CoWoS-L
Основна структура на междинната свързаност	Голям силициев интерпозитор	Много слой RDL интерпозитор	RDL интерпозитор с локализирани силициеви мостове
Плътност на маршрутизацията	Много висока през широка активна площ	Подходяща за по-широка маршрутизация на пакета, но по-ниска от силиция	Много висока на избрани интерфейси
Използване на силиций	Използва голяма силициева площ под активните чипове	Не изисква пълен силициев интерпозитор	Използва силиций само където е необходима фина маршрутизация
Използване на TSV	TSV предоставят вертикални връзки през силициевия интерпозитор	Не разчита на голям TSV-базиран интерпозитор	Използва RDL маршрутизация с локализирани силициеви структури за свързаност
Мащабиране на пакета	Ограничено от сложността, размера и добива на производството на голям интерпозитор	Подкрепя по-големи области на пакета на базата на RDL	Подкрепя големи пакети, докато запазва плътни локални интерфейси
Механично поведение	По-ригидна силициева структура, изискваща внимателен контрол на стреса и деформацията	По-отзивчива структура от полимер-RDL	Комбинира отзивчивостта на RDL с локализирани силициеви области
Основно предимство	Предоставя широка плътност на маршрутизация на ниво силиций	Предоставя маршрутизация на голяма площ с по-малко силиций	Балансира голям размер на пакета с висока плътност на локалната маршрутизация
Основно ограничение	По-високи разходи, силициева площ, сложност на производството и риск от добив	По-ниска плътност на маршрутизацията в сравнение със силициевите интерпозитори	По-сложна интеграция на RDL и локални силициеви свързаности
Най-добро приложение	Плътна маршрутизация между логичен чип и HBM през широка площ на пакета	Големи пакети, където плътността на маршрутизацията по RDL е достатъчна	Големи AI и HPC пакети, изискващи плътно свързване само на избрани интерфейси

CoWoS-S

CoWoS-S използва силиконов интерпозер под логическите чипове и HBM стековете. Тънките метални слоеве в интерпозера осигуряват хоризонтални връзки между чиповете.

TSV-тата преминават вертикално през силиконовия интерпозер и свързват маршрутизацията от горната страна с бъмповете под него. Тези вертикални пътища пренасят електрическа мощност, земя и външни сигнали към подложката на пакета.

Понеже интерпозерът е изработен от силикон, той може да поддържа по-фина връзка в сравнение с RDL структура на базата на полимери. Основното предизвикателство е, че голям интерпозер изисква повече силиконова площ и излага по-голяма повърхност на производствени дефекти. Размерът на интерпозера може следователно да повлияе на разходите, добива и изкривяването на пакета.

CoWoS-R

CoWoS-R заменя целия силиконов интерпозер с многослойна RDL структура. Медни следи са моделирани между полимерни диелектрични слоеве, за да пренасят сигнали, електрическа мощност и земя през пакета.

RDL маршрутизацията не изисква TSV-та през голям силиконов плат. Вертикални връзки се образуват чрез виа между RDL слоевете и чрез бъмп връзки към чиповете и подложката на пакета.

Тази структура позволява разширяване на зоната на свързаност без да се произвежда много голям силиконов интерпозер. Въпреки това, ширината на линията при RDL, разстоянието и размерите на уши обикновено са по-големи от наличните при силикон, така че не може да осигури същата плътност на маршрутизацията на най-трудните интерфейси.

CoWoS-L

CoWoS-L комбинира широка RDL маршрутизация с локални силиконови свързвания, или LSI. RDL слоевете обработват връзките през по-голямата част от пакета, докато малки силиконови области се поставят близо до интерфейсите, които изискват по-фин проводник.

LSI работи като локализиран силиконов мост, а не като пълен интерпозер. Той свързва близките чипове чрез къси, фини метални следи. Това го прави полезен за плътни интерфейси между логика и HBM или чип-за-чип интерфейси, без да се поставя голям силиконов слой под цялата събрана структура.

Структурите RDL и LSI трябва да бъдат точно подравнени и свързани по време на производството. Това създава допълнителни стъпки за интеграция в сравнение с използването само на силиконов интерпозер или само RDL.

Изборът зависи от броя HBM, разположението на чиповете, разстоянието между интерфейсите, площта на пакета, доставката на електрическа мощност, охлаждането, изкривяването, разходите и производствения добив.

CoWoS-S е подходящ за дизайни, които изискват плътна силиконова маршрутизация през широко пространство. CoWoS-R е по-подходящ, когато голям пакет може да работи с плътност на маршрутизацията на ниво RDL. CoWoS-L се използва, когато по-голямата част от пакета може да разчита на RDL, но избраните интерфейси все пак изискват по-фини силиконови връзки.

Как се произвежда опаковката CoWoS

Фигура 4. Процес на производство на CoWoS

Производството на CoWoS включва изграждане на свързването на пакета, избор на известни добри чипове, поставяне и залепване на логическите чипове и HBM, завършване на механични и електрически свързвания и тестване на завършения пакет. Конкретните детайли на производството варират в зависимост от архитектурата на CoWoS, но общата последователност на сглобяване е подобна.

Производствен етап	Какво се случва
Изработка на свързване	Силиконовият интерпозер, RDL структура или структура RDL и LSI се изработва с необходимата маршрутизация за сигнали, електрическа мощност и земя. Вертикални връзки и вградени структури също се образуват там, където е необходимо според дизайна на пакета.
Тест на известни добри чипове	Логическите чипове, HBM стековете и чиплетите се тестват електрически преди сглобяването. Сканирането на дефектни чипове преди залепване е важно, тъй като един неуспешен компонент може да намали добива на завършения многочипов пакет.
Поставяне на чипове	Логическите чипове, HBM стековете и другите чиплети се позиционират с висока точност на подравняване над техните предназначени области за свързване. Поставянето става по-трудно, когато разстоянието между бъмповете намалява и броят на чиповете нараства.
Залепване на чипове	Чиповете се залепват към подготвената структура за свързване чрез микробъмпове или други фини връзки. Качеството на залагане, подравняването, съпротивлението на контакта и целостта на съединението трябва да се контролират внимателно.
Подплънка и формоване	Подплънката се прилага около финия интерфейс, за да поддържа връзките и да намалява механичното напрежение. Формовъчни материали също могат да се използват в зависимост от структурата на пакета, за да защитят и интегрират събранието.
Прикрепяне на подложка	Завършеното събрание на чипове и свързване е свързано с подложката на пакета, обикновено чрез по-големи свързвания, като C4 бъмпове. Подложката носи електрическа мощност, земя и външно I/O към системната PCB.
Механично и термично завършване	Стойки, капаци, топлинни разпределители, термични интерфейсни материали и други структурни компоненти се добавят при необходимост. Изкривяване, механичен стрес и термичен контакт трябва да се контролират през голямата опаковка.
Финално електрическо тестване	Завършената опаковка се тества за логическа операция, HBM комуникация, континуитет на свързването, доставка на енергия, външни входно/изходни функции и други електрически функции.
Тестване на надеждността	Опаковките могат да преминат през термичен цикъл, тестване на температура, оценка на механичен стрес и други квалификационни процедури за проверка на спойки, свързвания, изкривяване и дългосрочна надеждност.

Основната производствена последователност е:

Изработка на свързвания → тестване на известни добри уреди → поставяне на уреди → свързване на уреди → подлепване или формоване → прикрепване на субстрат → механично и термично завършване → финално тестване.

Предимства и технически предизвикателства на CoWoS

CoWoS осигурява висока плътност на свързването между логическите чипове, HBM и чиплетите. Неговите къси, тънкопробивни връзки поддържат широки данни и висока пропускна способност на паметта. Той също така позволява комбиниране на изчислителни, памет и I/O чипове, произведени с различни технологични процеси, в една опаковка.

Основния компромис е по-голяма сложност на сглобяването. С увеличаване на размера на опаковката, броя на чиповете и броя на HBM, също нарастват производствените разходи, риска от добив и трудността на производството.

Топлинната производителност се оценява чрез температура на съединение, горещи точки, термично съпротивление и разпределение на температурата през логическите чипове и HBM. Неравномерното нагряване също може да увеличи деформацията на опаковката, тъй като кремъкът, медта, формовъчните вещества и материалите на субстрата разширяват с различни скорости.

Показателността на енергията се оценява чрез импеданс на PDN, спад на IR, спад на напрежението, пренасищане и шум в захранването. Съпротивлението и индуктивността в бутони, презводи, RDL, окабеляване на интерпозера и свързвания на субстрата могат да повлияят на стабилността на релсите. Локалното декуплиране и вградени дълбоки капацитети от канали, или DTC, могат да осигурят заряд близо до логическия чип и да намалят импеданса на доставката на енергия по време на бързи промени в тока.

Целостта на сигнала зависи от съпротивлението, капацитета и индуктивността на TSV, RDL трасета, микробутони и маршруизация на опаковките. Тя се оценява чрез загуба при вставка, загуба при връщане, кроссток, отваряне на окото, джитър и марж на времето.

Надеждността се оценява чрез термичен цикъл, измерване на изкривяване, напрежение на бутони, континуитет на свързванията и проверка на повредите. Повтарящо се нагряване и охлаждане могат да натоварят микробутони и C4 свързвания, водещи до умора на спойките, напукване или деламинация.

Приложения и примери за чипове на CoWoS

CoWoS се използва главно в AI ускорители, HPC процесори, мрежови ASIC устройства и чиплет-базирани устройства, които изискват HBM или плътна интеграция на множество чипове.

Примери за чипове и ASIC, които използват CoWoS

• NVIDIA Hopper: GPUs на NVIDIA за центрове за данни, включително ускорители от клас H100, комбинират голям GPU с HBM за AI и HPC натоварвания. През януари 2025 г. главният изпълнителен директор на NVIDIA Дженсън Хуанг потвърди, че производството на Hopper използва CoWoS-S.

NVIDIA Blackwell: Blackwell увеличава сложността на опаковката, като използва множество големи изчислителни чипове заедно с HBM. Хуанг заяви, че NVIDIA ще използва предимно CoWoS-L, когато производството премине от Hopper към Blackwell. Архитектурата използва маршрутизация с голяма площ RDL, заедно с плътни местни силициеви свързвания.

• AMD Instinct MI300: Семейството MI300 на AMD комбинира множество изчислителни и I/O чиплета с осем HBM стека. Опаковката използва TSMC SoIC за вертикално струпване на чипове, заедно с CoWoS за по-голяма интеграция на опаковката. Това показва как 3D струпването и 2.5D опаковането могат да се комбинират в един и същ процесор.

• Broadcom 5 nm ASIC за центрове за данни: Broadcom обяви 625 mm² 5 nm ASIC, използващ технологията на интерпозера CoWoS на TSMC с HBM2E, 112 Gbps SerDes и интерфейси с висока пропускна способност между чиповете. Платформата беше разработена за центрове за данни, AI, HPC и 5G инфраструктура.

Тези примери показват, че CoWoS се използва извън AI GPU. Той също така поддържа HPC ускорители, специализирани AI ASIC, мрежови устройства и чиплет-базирани процесори, които изискват HBM и плътна интеграция на опаковката.

CoWoS срещу други съвременни технологии за опаковане

CoWoS е една от няколко съвременни технологии за опаковане, използвани за свързване на логически чипове, HBM и чиплети. CoWoS поддържа силициеви интерпозери, RDL и хибридни RDL/местни силициеви структури. Други технологии за опаковане използват различни подходи за осигуряване на висока плътност на свързването между чиповете.

CoWoS срещу Intel EMIB

Intel EMIB използва малки силициеви мостове, вградени в субстрата на опаковката, вместо да разчита на голям интерпозер под цялото множество чипове. Тези мостове предоставят връзки с фина стъпка само на ръбовете на чиповете, които изискват комуникация с висока пропускателна способност.

EMIB може да свързва логически и HBM интерфейси, докато намалява количеството силиций, използван за маршрутизация на пакетно ниво. Intel предлага и EMIB-T, който добавя TSV към вградения мост за допълнителни вертикални сигнални и захранващи връзки.

Основната разлика е покритие на маршрутизацията. CoWoS може да предостави маршрутизация с висока плътност върху по-голяма площ на опаковката, докато EMIB се концентрира върху междучиповите свръзки на избрани интерфейси на чиповете.

CoWoS срещу TSMC InFO

TSMC InFO използва слоеве с висока плътност за ребаланс в структура на пакет с разширение. InFO-oS поставя множество логически чипове или чиплета върху структура на RDL и след това свързва събранието с субстрата на опаковката, позволявайки интеграция на многочипови системи без конвенционален голям силициев интерпозер.

В сравнение с CoWoS, InFO се използва в по-широк спектър от типове опаковки, където форм-факторът, плътността на интеграция и представянето на цената са важни. CoWoS е по-силно свързан с големи пакети за AI и HPC, които интегрират високопроизводителна логика с множество HBM стекове.

CoWoS срещу Samsung Cube

Семейството на Samsung Cube също използва различни комбинации от силициеви интерпозери, RDL и вградени силициеви структури.

•2.5D Cube-S поставя логически чипове и HBM на силициев интерпозер. Samsung заявява, че квалифицираната платформа Cube-S поддържа 3.3× силициев интерпозер с напреднала логика и до осем HBM модула.

•2.3D Cube-E използва RDL интерпозер без TSV заедно с вградени силициеви мостове. RDL обработва по-широка маршрутизация на опаковката, докато силициевите мостове предоставят по-фини връзки на избрани интерфейси.

•2.3D Cube-R използва интерпозер на основата на RDL без пълен силициев интерпозер, позволявайки голяма интеграция на многочипови системи чрез маршрутизация на ребалансния слой.

Основната прилика между Cube и CoWoS е, че и двете семейства предоставят няколко начина за балансиране на плътността на маршрутизацията на силициево ниво с интеграция на RDL на по-голяма площ, въпреки че техните структури на опаковките и производствени процеси се различават.

CoWoS срещу TSMC SoIC

SoIC е предимно технология за 3D стека с чипове, докато CoWoS основно предоставя интеграция на пакетно ниво 2.5D. SoIC свързва чиповете вертикално чрез много фино свързване между чиповете, с разстояния под 10 µm в някои реализации.

Следователно, двете технологии са допълващи, а не директни алтернативи в много дизайни. Логическите чипове могат първо да бъдат вертикално струпани, използвайки SoIC, а след това интегрирани в по-голям CoWoS пакет заедно с HBM или допълнителни чиплета. TSMC включва тази комбинация в по-широката платформа за интеграция 3DFabric.

В общи линии, основната разлика между тези технологии е къде е поставена най-високата плътност на свързване: върху голям интерпозер, в локализирани силициеви мостове, в рамките на RDL с разширение или вертикално между струпани чипове.

CoWoS Дорожна карта: По-големи пакети, HBM4 и предизвикателства за мащабиране

Дорожната карта на CoWoS включва по-големи области на интерпозер, повече изчислителни чипове, допълнителни HBM стекове и нови технологии за доставка на мощност. Въпреки това, ангажиментите по дорожната карта трябва да бъдат разделени от технологии, които са квалифицирани или вече в серийно производство. Размерът на пакета, броят на HBM и времето за производство трябва да бъдат проверени по отношение на последните материали на TSMC преди публикуването.

Позиция на дорожната карта	Обществен статус към август 2026
3.5-ретикул CoWoS-L	В серийно производство от 2024
5.5-ретикул CoWoS	TSMC заяви през април 2026, че произвежда този размер. По-ранен материал в годишния отчет описва квалификацията и началото на производството на 5.5-ретикул CoWoS-L през 2026
9.5-ретикул CoWoS	Обявен план за серийно производство през 2027, с 12 или повече HBM стекове
14-ретикул CoWoS	Обявена цел за дорожната карта за 2028, описана като интегрираща приблизително 10 големи изчислителни чипа и 20 HBM стекове
Над 14 ретикул	Долгосрочна цел за разширяване за 2029

По-големи области на опаковки CoWoS

TSMC заявява, че 3.5-ретикул CoWoS-L е в серийно производство от 2024. През април 2026 компанията заяви, че произвежда CoWoS с размер 5.5-ретикул и планира по-големи версии. По-ранният Годишен доклад на TSMC за 2025 описва 5.5-ретикул CoWoS-L като завършил квалификация през 2026, докато друга секция посочва, че сертификацията е завършена и серийното производство ще започне през 2026. Тези изявления могат да се отнасят до различни платформи, квалификации или етапи на клиентски продукти, така че оригиналната им формулировка трябва да се запази, а не да бъде интерпретирана като универсална готовност.

TSMC обяви през 2025 г., че планира да въведе 9.5-ретикулен CoWoS в серийно производство през 2027 г., с капацитет за 12 или повече HBM стека. Материалите от симпозиума през април 2026 г. добавят цел за 14-ретикулен път на развитие, описан като интегриращ приблизително 10 големи изчислителни чипа и 20 HBM стека, с производството предвидено за 2028 г. и обсъждания за разширение над 14 ретикулата за 2029 г. Конфигурациите с 9.5-ретикули и 14-ретикули остават обявени планове или цели по пътя на развитието, а не потвърдена текуща продукция.

HBM4 и логически базови чипове

HBM4 променя повече от самия стек памет. Неговият логически базов чип може да обработва интерфейсни, контролни и сигнални функции, правейки технологията памет, процеса на базовия чип, маршрутизацията на интерпозитора и чипа за изчисление по-близо свързани.

TSMC публично е идентифицирала решенията N12 и N3 за логически базови чипове за HBM4. В по-късна техническа дискусия, тя описва N12 за проекти HBM4 и N3P за персонализирани проекти HBM4E. Тези декларации показват планираната технологична подкрепа на TSMC, но не потвърдиха, че всяка комбинация HBM4 и CoWoS е завършила квалификацията на клиента или е влязла в производство.

Ограничения на доставката на мощност и охлаждане

Увеличаването на площта на пакета позволява интегрирането на повече логика и памет, но също така увеличава текущото търсене, транзитното натоварване, плътността на топлината и трудностите с разпределението на мощността. TSMC е идентифицирала доставката на мощност и термичното разсейване като основни ограничения на продължаващото мащабиране на ИИ.

Компанията е представила вградени кондензатори с дълбоки канали, кондензатори с висока плътност MIM и интегрирани регулатори на напрежение като методи за подобряване на местната доставка на заряд и намаляване на импеданса на разпределението на мощността. TSMC също така е публикувала изследвания за CoWoS, използващи подобрени термични интерфейсни материали и демонстрации за охлаждане с течност за пакети с термична проектирана мощност до 2 kW. Това са публикувани технологии и демонстрации, а не гарантии спецификации за всеки търговски CoWoS пакет.

Ограничения по добив, субстрат и доставки на HBM

По-голям CoWoS пакет изисква логическите чипове, HBM стековете, структурата на интерпозитора или RDL, местните силиконови свързвания, субстрата на пакета, бомби, различен запълващ материал и процеси на сглобяване да отговарят заедно на изискванията за добив и надеждност. Увеличението на площта на пакета също увеличава броя на интерфейсите и производствените стъпки, които трябва да бъдат контролирани.

В своята телефонна конференция за печалбите през юли 2026 г. TSMC каза, че капацитетът на задната част остава в режим на недостиг. То също така обсъди работата с доставчиците на субстрати, докато развива алтернативни опаковъчни подходи. Това показва, че мащабирането на производството зависи от цялостната верига на доставки, а не само от капацитета за сглобяване на CoWoS.

Доставката на HBM и квалификацията на продукта могат да създадат допълнителни ограничения, тъй като всеки проект на ускорител изисква съвместими стекове памет, логически базови чипове, маршрутизация, доставка на мощност и термични ограничения. Публичната цел за брой HBM следователно описва потенциална интеграция на пакета, а не гарантирано наличност на продукта.

Напредъкът на пътя на CoWoS в крайна сметка зависи от успешната технология и квалификация на клиента, производствения добив, наличността на субстрата, доставките на HBM, доставката на мощност, охлаждането, контрола на изкривяването и дългосрочната надеждност, а не само от размера на пакета.